目次
1 序章
1.1 VLSI デバイス技術における革新
1.1.1 歴史的展望
1.1.2 最近開発された技術
1.2 本書の概要
2 デバイス物理の基礎
2.1 シリコンのエネルギーバンド
2.1.1 シリコンのバンドギャップ
2.1.2 状態密度
2.1.3 分布関数：フェルミ準位
2.1.4 キャリア密度
2.2 n型シリコン，p型シリコン
2.2.1 ドナーとアクセプタ
2.2.2 外因性半導体中のフェルミ準位
2.2.3 縮退ドープされたシリコン
2.3 シリコン中のキャリア輸送
2.3.1 ドリフト電流：移動度
2.3.2 速度飽和
2.3.3 拡散電流
2.3.4 アインシュタインの関係式
2.4 デバイス動作に関連する基本的な方程式
2.4.1 ポアソンの方程式：静電ポテンシャル
2.4.2 電流密度方程式
2.4.3 生成–再結合
2.4.4 電流連続の式
3 p–n 接合と金属–シリコン接触
3.1 p–n接合
3.1.1 p–nダイオードのエネルギーバンド図と内蔵電位
3.1.2 空乏近似
3.1.3 擬フェルミポテンシャルの位置による変動
3.1.4 ダイオード方程式
3.1.5 ダイオード方程式に支配される電流–電圧特性
3.1.6 空間電荷領域での電流
3.1.7 ダイオード電流の測定値と理想係数
3.1.8 ダイオードリーク電流の温度依存性と大きさ
3.1.9 少数キャリアの移動度，寿命，拡散長
3.2 金属–シリコン接触 （コンタクト）
3.2.1 ショットキーダイオードの静特性
3.2.2 ショットキーダイオードの電流–電圧特性
3.2.3 オーミック接触
3.3 逆方向にバイアスされたダイオードにおける高電界効果
3.3.1 インパクトイオン化となだれ降伏
3.3.2 バンド間トンネリング
4 MOSキャパシタ
4.1 MOS構造のエネルギーバンド図
4.1.1 真空準位，仕事関数，フラットバンド電圧
4.1.2 ゲート電圧，表面電位，シリコン中の電荷
4.1.3 蓄積，空乏，反転
4.2 シリコンにおける静電ポテンシャルおよび電荷分布
4.2.1 ポアソン方程式
4.2.2 表面電位と電荷密度のゲート電圧に伴う変化
4.3 MOSキャパシタの容量–電圧特性
4.3.1 測定のセットアップ
4.3.2 MOSの容量成分
4.3.3 異なるバイアス領域におけるC–V特性
4.3.4 スプリットC–V測定
4.3.5 ポリシリコンゲートの仕事関数と空乏効果
4.3.6 非平衡状態におけるMOS
4.4 MOSにおける量子力学的効果
4.4.1 連立したポアソン–シュレディンガー方程式
4.4.2 反転層深さへの量子効果の影響
4.4.3 弱反転における量子力学解
4.5 酸化膜における界面準位と電荷トラップ
4.5.1 酸化膜電荷のフラットバンド電圧への影響
4.5.2 界面準位容量とコンダクタンス
4.5.3 酸化膜トラップの分布回路モデル
4.6 酸化膜における高電界効果と酸化膜の劣化
4.6.1 シリコン酸化膜のトンネリング
4.6.2 シリコンからシリコン酸化膜へのホットキャリア注入
4.6.3 ゲート付きダイオードの高電界効果
4.6.4 絶縁破壊
5 長チャネルMOSFET デバイス
5.1 MOSFETのI–V特性
5.1.1 グラデュアルチャネル近似
5.1.2 電荷シートモデル
5.1.3 領域的なI–Vモデル
5.1.4 飽和領域における非GCAモデル
5.1.5 pMOSFETのI–V特性
5.2 MOSFETチャネル移動度
5.2.1 経験的なユニバーサル移動度
5.2.2 移動度へのひずみ効果
5.3 MOSFETのしきい値電圧
5.3.1 基板感度 (ボディ効果）
5.3.2 しきい値電圧の温度依存性
5.3.3 量子効果のしきい値電圧への影響
5.4 MOSFET容量
6 短チャネルMOSFET
6.1 短チャネル効果
6.1.1 しきい値電圧の低下
6.1.2 サブスレッショルド状態での2次元ポアソン方程式の解析解
6.2 高電界輸送
6.2.1 速度飽和
6.2.2 非局所輸送
6.3 MOSFETのしきい値電圧とチャネルプロファイル設計
6.3.1 しきい値電圧に対する要求
6.3.2 チャネルプロファイル設計
6.3.3 不均一チャネルドーピング
6.3.4 しきい値に対する離散不純物の効果
6.4 高電界におけるMOSFETの劣化と破壊
6.4.1 ホットキャリア効果
6.4.2 負バイアス温度不安定性
6.4.3 MOSFETの降伏
7 SOI MOSFETおよびダブルゲートMOSFET
7.1 SOI MOSFET
7.1.1 長チャネルSOI MOSFET
7.1.2 短チャネルSOI MOSFET
7.2 ダブルゲートMOSFETおよびナノワイヤMOSFET
7.2.1 対称DG MOSFETの解析的電位モデル
7.2.2 短チャネルDG MOSFET
7.2.3 ナノワイヤMOSFET
7.2.4 DG MOSFETおよびナノワイヤMOSFETのスケーリング限界
8 CMOS性能因子
8.1 MOSFETスケーリング
8.1.1 定電界スケーリング
8.1.2 スケーリングしない要因
8.2 CMOS基本回路
8.2.1 CMOSインバータ
8.2.2 CMOS NANDゲートとNORゲート
8.2.3 インバータとNANDのレイアウト
8.3 寄生成分
8.3.1 ソース–ドレイン抵抗
8.3.2 寄生容量
8.3.3 ゲート抵抗
8.3.4 配線のRとC
8.4 デバイスパラメータのCMOS遅延に対する影響度
8.4.1 伝搬遅延と遅延方程式
8.4.2 チャネル幅，チャネル長およびゲート酸化膜厚が遅延時間に及ぼす影響
8.4.3 電源電圧としきい値電圧が遅延に及ぼす影響
8.4.4 寄生抵抗および寄生容量の遅延への影響
8.4.5 CMOS性能における輸送特性の効果
8.4.6 2入力NANDの遅延
8.5 高周波回路におけるMOSFETの性能因子
8.5.1 小信号等価回路
8.5.2 単位電流利得（遮断）周波数
8.5.3 ニ端子ネットワークの電力利得条件
8.5.4 単位電力利得（最大発振）周波数
9 バイポーラデバイス
9.1 バイポーラトランジスタの基本動作
9.1.1 バイポーラトランジスタに合わせた単純ダイオード理論の修正
9.2 理想電流–電圧特性
9.2.1 真性ベース抵抗とエミッタ電流集中
9.2.2 コレクタ電流
9.2.3 ベース電流
9.2.4 電流利得
9.2.5 理想I_C–V_CE特性
9.3 典型的なn–p–nトランジスタで測定される特性
9.3.1 エミッタとベースの直列抵抗の効果
9.3.2 コレクタ電流へのベース–コレクタ電圧の効果
9.3.3 高電流時のコレクタ電流低下
9.3.4 外部ベース–エミッタ接合に伴うベース電流過多
9.4 ベース走行時間
9.5 エミッタ–ベースダイオードの拡散容量
9.5.1 順方向にバイアスされたダイオードの小信号電流
9.5.2 低周波 (ω_τpE < 1 および ω_tB < 1) での拡散容量
9.5.3 高周波における拡散容量 (ω_τpE > 1)
9.6 回路解析のためのバイポーラデバイスモデル
9.6.1 基本定常状態モデル
9.6.2 基本acモデル
9.7 降伏電圧
9.7.1 ベース–コレクタ接合でなだれ効果がある場合のベース接地電流利得
9.7.2 トランジスタの飽和電流
9.7.3 BV_CEOとBV_CBOの関係
9.7.4 SOIを用いた対称横型バイポーラトランジスタのブレークダウン電圧
10 バイポーラデバイス設計
10.1 縦型バイポーラトランジスタのエミッタの設計
10.1.1 拡散またはイオン注入と拡散でつくられたエミッタ
10.1.2 ポリシリコンエミッタ
10.2 縦型バイポーラトランジスタのベース領域の設計
10.2.1 ベースシート抵抗とコレクタ電流密度の関係
10.2.2 イオン注入による真性ベースと結晶成長による真性ベース
10.2.3 ベース走行時間の一般的表現
10.3 縦型バイポーラトランジスタのコレクタ領域の設計
10.3.1 低注入動作のコレクタ設計
10.3.2 高注入動作のコレクタ設計
10.4 SiGeベース縦型バイポーラトランジスタ
10.4.1 線形的なバンドギャップ傾斜のベースをもつ SiGe ベース縦型トランジスタ
10.4.2 エミッタ中にGeがあるときのベース電流
10.4.3 ベース中に台形のGe分布をもつトランジスタ
10.4.4 ベース中に一定のGe分布をもつトランジスタ
10.4.5 Geの最適形状
10.4.6 V_BEによるベース幅変調
10.4.7 逆方向接続状態I–V特性
10.4.8 SiGeベース縦型バイポーラトランジスタでのヘテロ接合の性質
10.4.9 薄いSOIを用いたSiGeベース縦型バイポーラトランジスタ
10.5 SOIを用いた対称横型バイポーラトランジスタの設計
10.5.1 エミッタ–コレクタ間隔とベース幅とを決める関係
10.5.2 コレクタ電流とベース電流の解析モデル
10.5.3 解析的エバース–モルモデルの方程式
10.5.4 アーリー電圧とエミッタ–コレクタ間隔
10.5.5 走行時間の解析モデル
10.5.6 薄いベースの対称横型トランジスタの作製について
10.5.7 絶縁膜上SiGeによる対称横型n–p–nトランジスタ
10.5.8 対称Siエミッタ/コレクタSiGeベース横型HBT
11 バイポーラ性能因子
11.1 バイポーラトランジスタの性能指標
11.1.1 遮断周波数
11.1.2 最大発振周波数
11.1.3 論理ゲート遅延
11.2 ECL回路と遅延成分
11.2.1 走行時間成分
11.2.2 真性ベース抵抗遅延成分
11.2.3 寄生抵抗遅延成分
11.2.4 負荷抵抗遅延成分
11.2.5 拡散容量遅延成分
11.3 バイポーラトランジスタの速度対電流特性
11.3.1 コレクタ電流の関数としてのf_Tとf_max
11.3.2 コレクタ電流の関数としての論理ゲート遅延
11.4 データ解析による縦型トランジスタの最適化
11.5 論理回路でのバイポーラデバイスのスケーリング
11.5.1 ECLの縦型トランジスタのスケーリング
11.5.2 論理回路の対称横型トランジスタスケーリング
11.5.3 抵抗負荷バイポーラ論理回路の電力損失問題
11.6 RFおよびアナログ回路での縦型トランジスタ設計最適化
11.6.1 1段トランジスタ増幅器
11.6.2 縦型トランジスタのf_Tの最大化
11.6.3 縦型トランジスタのr_biの最小化
11.6.4 縦型トランジスタのf_maxの最大化
11.6.5 縦型トランジスタの V_A の最大化
11.6.6 縦型トランジスタのRFおよびアナログ設計でのトレードオフの例
11.7 RFおよびアナログ回路での対称横型トランジスタ設計でのトレードオフと最適化
11.7.1 対称横型 n–p–n での低注入におけるf_Tとf_maxの計算結果
11.7.2 f_max > 1 THz のためのフィン構造をもつ対称横型トランジスタ
11.7.3 基板バイアスによるノイズ低減
11.8 対称横型バイポーラトランジスタのユニークな可能性
11.8.1 高駆動電流デバイスとしての対称横型バイポーラトランジスタ
11.8.2 I2LとSRAMの再検討
11.8.3 相補型バイポーラ論理回路
11.8.4 I2LまたはCBipolar回路によるオンデマンドな性能設計
12 メモリデバイス
12.1 スタティックランダムアクセスメモリ
12.1.1 CMOS SRAMセル
12.1.2 ほかの双安定 (バイステーブル) MOSFET SRAMセル
12.1.3 バイポーラSRAMセル
12.2 ダイナミックランダムアクセスメモリ
12.2.1 基本DRAMセルおよびその動作
12.2.2 DRAMセルのデバイス設計およびスケーリングについての考察
12.3 不揮発性メモリ
12.3.1 MOSFET不揮発性メモリデバイス
12.3.2 フラッシュメモリアレイ
12.3.3 NORアレイ向けデバイス
参考文献
索引
