第1章 はじめに
1.1 最新のデジタル回路設計
1.2 CMOSテクノロジ
1.3 プログラマブルロジック
1.4 電気的特性
まとめ/参考文献/練習問題
第2章 組合せ論理回路の設計
2.1 ブール代数
2.2 論理ゲート
2.3 組合せ論理回路の設計
2.4 タイミング
2.5 数字コード
まとめ/参考文献/練習問題
第3章 VHDLゲートモデルを使った組合せ論理回路
3.1 エンティティとアーキテクチャ
3.2 識別子、スペース、コメント
3.3 ネットリスト
3.4 信号割当て
3.5 ジェネリック文
3.6 定数とオープンポート
3.7 テストベンチ
3.8 構成
まとめ/参考文献/練習問題
第4章 組合せ論理回路のビルディングブロック
4.1 トライステートバッファ
4.2 デコーダ
4.3 マルチプレクサ
4.4 プライオリティエンコーダ
4.5 加算器
4.6 パリティチェッカー
4.7 組合せブロックのためのテストベンチ
まとめ/参考文献/練習問題
第5章 同期式順序回路の設計
5.1 同期式順序回路システム
5.2 同期式順序回路システムのモデル
5.3 ASM：アルゴリズム状態マシン
5.4 ASMチャートからの合成
5.5 VHDLにおけるステートマシン
5.6 ステートマシン用のVHDLテストベンチ
まとめ/参考文献/練習問題
第6章 順序回路の論理ブロックのVHDLモデル
6.1 ラッチ
6.2 フリップフロップ
6.3 JKおよびTフリップフロップ
6.4 レジスタとシフトレジスタ
6.5 カウンタ
6.6 メモリ
6.7 シーケンシャル乗算器
6.8 順序回路のビルディングブロックのテストベンチ
まとめ/参考文献/練習問題
第7章 複雑なシーケンシャルシステム
7.1 リンクされたステートマシン
7.2 データパス/コントローラのパーティショニング
7.3 命令
7.4 シンプルなマイクロプロセッサ
7.5 シンプルなマイクロプロセッサのVHDLモデル
まとめ/参考文献/練習問題
第8章 VHDLのシミュレーション
8.1 イベントドリブンのシミュレーション
8.2 VHDLモデルのシミュレーション
8.3 シミュレーションのモデリング問題
8.4 ファイル操作
まとめ/参考文献/練習問題
第9章 VHDLによる論理合成
9.1 RTLの合成
9.2 制約
9.3 FPGAの合成
9.4 ビヘイビア的な合成
9.5 合成結果の検証
まとめ/参考文献/練習問題
第10章 デジタルシステムのテスト
10.1 テストの必要性
10.2 障害モデル
10.3 障害指向のテストパターン生成
10.4 障害シミュレーション
10.5 VHDLにおける障害シミュレーション
まとめ/参考文献/練習問題
第11章 テスト性を高めるための設計
11.1 アドホックテスト性の改善
11.2 テストのための構造化設計
11.3 ビルトイン・セルフテスト
11.4 バウンダリスキャン（IEEE 1149.1）
まとめ/参考文献/練習問題
第12章 非同期方式順序回路の設計
12.1 非同期式回路
12.2 非同期式回路の分析
12.3 非同期式順序回路の設計
12.4 非同期式ステートマシン
12.5 セットアップ/ホールドタイム、メタスタビリティ
まとめ/参考文献/練習問題
第13章 アナログとのインタフェース
13.1 デジタル・アナログコンバータ
13.2 アナログ・デジタルコンバータ
13.3 VHDL-AMS
13.4 PLL
13.5 VHDL-AMSシミュレータ
まとめ/参考文献/練習問題
付録
